因为晶圆代工龙头台积电在全球先进制程市占率的制霸，让需求先进制程的IC 规划公司，例如苹果、英伟达、AMD、高通、联发科等厂商，即使在先进制程晶圆报价惊人的状况下，依据商场需求也不得不运用，这也是得台积电先进制程晶圆的价格一代比一代高。依据商场音讯表明，在2020 年5 纳米先进制程每片晶圆报价到达将近17,000 美元之后，接下来在2023 年的3 纳米制程晶圆每片报价高达20,000 美元，而估计2025 年的2 纳米制程晶圆每片报价则是将超越24,500 美元。

　　事实上，跟着台积电制程技能的继续推动，其晶圆代⼯报价也是在继续加快上涨。以2020 年的晶圆代⼯价格来看，相较台积电于2004 年第四季量产的90 纳米制程，每⽚晶圆报价为1,650 美元，⽽ 2020 年榜首季量产的5 纳米的晶圆报价则现已上涨到了每⽚晶圆16,988 美元，相较每⽚ 7 纳米晶圆的报价9,346 美元，上涨了约81.8%，⽽ 7 纳米晶圆的报价则⽐ 10 纳米上涨了约57.5%。

　　当然，在这进程傍边，跟着制程技能的越来越先进，台积电加⼯每⽚晶圆所耗费的本钱也在继续上升。以2020 年为例，加⼯每⽚ 90 纳米制程晶圆所耗费的本钱为411 美元，⽽加⼯每⽚ 5 纳米制程晶圆所耗费的本钱现已上升到了4,235 美元，相较加⼯每⽚ 7 纳米制程晶圆所耗费的本钱2,330 美元，也添加了81.8%。由此看来，台积电晶圆代⼯报价的上涨起伏，其与加⼯本钱的上涨起伏是相挨近的。

　　其间，特别阐明的是，这儿所说的仅仅仅仅加⼯本钱，其他还有像半导体矽⽚等资料、半导体设备(折旧)、⼈⼒、⼯厂基础设备制作(折旧)、⽔电等许多⽅⾯的本钱。以这些条件来推估，台积电的折旧是依照每年⼤约25% 来进⾏折旧，⼤约4 年完结折旧。

　　对此差异，原因是台积电每⼀个的制程技能节点都会有多个不同的版别，且不同版别晶圆代⼯的费⽤也不尽相同。别的，即使是同⼀版别的制程技能节点，关于不同订单量级的客⼾来说，也会存在不同的折让，因而The Information Network 给出的2023 年的数据，应该是整个全年的平均价格猜测数据，究竟⾃ 2022 年下半年以来，全球半导体商场继续下滑，使得⾃ 2022 年第四季以来，现已有部分晶圆代⼯厂产能利⽤继续下滑，因而不得不开端降价应对。

　　别的，台积电之前曾在财报会议上表⽰，估计上半年以美元计营收将同⽐下降约10%，可是估计下半年成绩将优于上半年。而关于2023 年全年营收，则估计将以中低个位数百分⽐的起伏下滑。此外，The Information Network 也估计，⾃ 2023 年开端⾄ 2025 年，台积电各个先进技能节点的晶圆代⼯报价将会逐年下降。⾄于，2025 年量产的最新2 纳米节点制程，估计晶圆代⼯报价约为24,570 美元，相⽐到时的3 纳米晶圆代⼯报价的18,445 美元，上涨了33.2%。

　　几周前，咱们参加了IEDM，台积电在会上展现了有关其 N3B 和 N3E、3nm 级工艺节点的许多细节。此外，台积电宣告将添加其在亚利桑那州菲尼克斯的本钱开支，总计向 Fab 21 榜首阶段和第二阶段出资 400 亿美元。该工厂将别离出产 N5 和 N3 系列芯片。

　　本文章将包含工艺节点过渡、台积电最先进技能的过高本钱，以及它将怎么明显加快职业向先进封装和小芯片的改动。此外，咱们将具体介绍 N5、N4、N3B 和 N3E 的各种距离、特性和 SRAM 单元尺寸。

　　2018年头，台积电宣告出资新晶圆厂。这个新站点将具有其最先进的技能 N5。跟着苹果和华为许诺在 2020 年出产 N5 晶圆，这是进行大规划扩建的绝佳时机。台积电表明，他们对 Fab 18 榜首至第三阶段的出资将超越新台币 5000 亿元，约合 170 亿美元。该站点方案每月出产超越 80,000 个晶圆。在 2020 年榜首季度的财报电话会议上，台积电承认 N5 正在大批量出产，或许处于榜首阶段。

　　虽然台南科学园区的 Fab 18 仍将是 N5 出产的首要地址，但台积电还宣告将其事务扩展到美国亚利桑那州凤凰城。2018年年中，台积电宣告该厂总出资120亿美元，月产2万片晶圆。这座工厂建成后，将成为台积电在台湾以外制作的最先进的技能节点。到 2022 年，台积电的 N5 产能将远超每月 12 万片晶圆，这仅占台积电 N5 产能的 15% 左右。

　　乍一看，台南 N5 的第 1 至 3 期设备规划扩展了 4 倍，但本钱仅高出 40%，这证明了在没有很多补助的状况下在美国制作晶圆厂在经济上没有意义的观点. 实际上，这些数字没有可比性。台积电为美国晶圆厂供给的数字包含 2021 年至 2029 年的一切总开支。这远远超越了开端的本钱开支本钱。台积电给台湾晶圆厂的数字仅仅开端的扩建，没有其他本钱。

　　应该留意的是，在初始扩建期间，晶圆厂总本钱的约 80% 来自设备。此外，超越 60% 的运营本钱来自资料、化学品、东西保护和动力投入。不管晶圆厂坐落何处，这些本钱大多相同（动力的确不同）。

　　坐落台南科学园区的 Fab 18 也是出产 N3 系列节点的首要地址。第 4 至第 6 期专供3nm宗族运用。坐落新竹科学园区的 Fab 12 第 8 期和第 9 期也将出产该节点。近来，台积电又宣告出资Fab 21 Phase 2。 这扩展了其在亚利桑那州的现有工厂，以出产 N3 晶圆。亚利桑那州的新方案将使台积电的总开支添加到 400 亿美元，并将产能添加到每月 50,000 片晶圆。其间 20,000 个仍将是 N5，30,000 个将是 N3。完结后，N3 产能将占台积电全球 N3 产能的 25%。

　　这将是台积电初次同享同一地址不同代工厂之间的完好本钱比较。因为本钱超标的传言，台积电的 N5 晶圆厂本钱或许已从开端的120亿美元添加到130亿美元。最有或许的是，这些本钱处于该规模的中心。

　　每个晶圆开端的每月总开支从 38% 添加到 55%。这与咱们听到的 N3 定价比 N5 高出约 40% 的其他流言十分符合。与DigiTimes 的流言相反，晶圆价格不是 20,000 美元。

　　N3 的故事很杂乱。开端，考虑到不温不火的功能、功率和密度改善，N3 的良率和价格都具有挑战性，超出了大多数客户乐意付出的价格。它有大约 25 个 EUV 层，几乎是 N5 的两倍。N3 呈现了许多问题，终究导致台积电错过了典型的 2 年首要工艺节点发布周期。对大众来说最值得留意的改动是，跟着摩尔定律的放缓，苹果公司被逼彻底改动其产品的芯片方案。

　　除了将 N3 从 2022 款 iPhone 推出到 2023 款 Pro iPhone 之外，许多其他客户也抛弃了他们开端的 N3 方案。关于 Zen 5、英特尔 GPU 和一些 Broadcom 定制 ASIC 存在许多流言。据传，这些公司挑选坚持运用 N5 级工艺节点或转向宽松的 N3E 工艺。开端的 N3 被大多数人称为 N3B，但 N3E 与 N5 类工艺节点同享相同的 SRAM 位单元巨细，并削减了 EUV 曝光的次数。

　　密度的进步充其量仅仅略高于晶圆本钱的添加。经过 FinFlex 2-1 施行，密度进步了 56%，本钱添加了 40%。这导致每个晶体管的本钱下降了 11%，这是 50 多年来首要工艺技能的最弱扩展。

　　其他完成要么在每个晶体管的本钱上相等，要么乃至为负，但每个晶体管的速度都有更大的改善。请留意，上述一代又一代的改善是运用 Arm Cortex A72 丈量的。密度改善将依据正在施行的 IP 而有所不同。

　　大多数芯片规划不会完成 56% 的密度进步，而是低得多，约为 30%。这意味着每个晶体管的本钱添加，但公司正在调整规划以保证不会产生这种状况。这将在工艺技能部分进行解说。

　　当选用最先进的工艺技能完成芯片的本钱变得更高时，转向 3nm 或留在 N5 系列的决议变得愈加扎手。

　　咱们在上面具体解说了这个问题，但在最新的工艺技能中施行产品的固定本钱变得如此之大，以至于对公司来说意味着巨大的危险。推迟变得越来越扎手，从头规划的本钱越来越高，最糟糕的是，完成每晶体管本钱改善所需的体积越来越大。

　　出于这个原因，许多公司将在未来很长一段时刻内坚持运用 N5 级工艺节点。许多其他公司只会将核算小芯片转移到 N3 类，一起保存一切其他 IP，例如 SRAM 和模仿的旧工艺技能。台积电 N3 将导致小芯片和先进封装的爆破式添加。

　　在咱们进入 N3 工艺细节之前，咱们想具体介绍一下 N5 系列，因为它真实地证明了 TSMC 的惊人之处。迭代的不是一个制程节点，而是最适合每种不同类型客户需求的许多并发风格和修正。

　　台积电 N5 系列的一部分包含：N5、N5P、N5A、N4、N4P 和 N4X。除了那些已宣告的变体之外，咱们估计台积电将在未来几年内发布 RF 优化和走漏优化版别。经过一切这些变体，台积电期望延伸工艺技能的寿数，并将更多客户面向 N4 节点，部分原因是它们的出产本钱较低，客户的固定本钱也较低。N4 是量产的最新节点，已在联发科天玑 9200、高通骁龙 8 Gen 2 和 Apple A16 中完成。

　　N5 是一个工程奇观，在其发布时无疑是最先进的节点。台积电宣告其逻辑密度将进步 1.84 倍，在相同功耗下功能进步 15%，在相同功能下功耗下降 30%。虽然很多芯片在功能和功率方面的确得到了改善，但好像从未完成过规矩的密度增益。

　　正如 Angstronomics 最近报导的那样，这是因为台积电说谎了。逻辑密度的增益挨近 52%。虽然台积电或许在密度上撒了谎，但台积电N5仍然是量产中最好的节点。

　　N5 的鳍距离为 28nm，仅略低于三星 5LPE，触摸栅极距离为 51nm，仅略低于 Intel 4。经过接连分散的新办法，他们设法减小了单元宽度。

　　N5P是N5的流程优化。经过增强工艺的 FEOL 和 MOL，台积电的功能进步了 7%，功耗下降了 15%。虽然这看起来或许不多，但优点是这种流程优化与 N5 是 IP 兼容的。任何 N5 规划都能够轻松移植到 N5P 并看到这些收益。跟着半导体规划固定本钱的飙升，其影响不行轻视。

　　N4是N5的另一项工艺优化，但它有一个小的规划缩短。这也称为“nodelet”。经过规范单元库的优化、较小的光学缩短和规划规矩的改动，N4 完成了更好的面积功率。N4 还削减了掩模数量和工艺杂乱性。这使得台积电能够以低于每片晶圆 N5 的本钱出产 N4。

　　Nikkei Asia曾有传言称 Apple A16 的制作本钱是其制作商的 2 倍，但这彻底是过错的。与 N5P 十分相似，经过改善 FEOL 和 MOL 改善了功率和功能特征。

　　与 TSMC 的其他 nodelet N6 相同，N4 供给了两种从现有 N5 规划搬迁的办法。两者都有其权衡取舍。

　　首先是 RTO 或从头流片，触及运用与 N5 相同的规划规矩。这更廉价，需求更少的工程，而且供给更少的 N4 的优点。这便是联发科能够在危险出产后这么快就在“N4”上发布天玑 9000 的原因。

　　接下来是 NTO 或新流片，这需求运用 N4 供给的最新库和更多优化来从头完成逻辑块。这需求更多的工程，但供给了更多的优点，包含较小的面积缩小。

　　现在进入专业技能；N5A依据台积电的N5工艺。这个节点在技能上并不是特别共同。可是，它现已过汽车公司在运用工艺节点时寻求的一切规范的认证。它经过优化，能够在车辆中长时刻（10 年或 20 年）存活而不会降解。

　　N4X 是台积电首款 HPC 优化制程技能。N4X 针对超越 1.2V 的高压设备进行了优化，功能比 N4P 进步了 4%。FEOL 对鳍片进行了改善，以答应更高的电流、电压和更高的频率。金属仓库经过精心规划，可经过下降电阻和寄生电容来改善这些高功能设备的功率传输和信号完好性。金属仓库还具有改善的金属金属电容器，可经过削减电压降并将功能进一步进步 2-3% 来供给更强壮的电力传输。

　　为了到达如此高的频率，或许放宽了一些规划规矩，但这或许不是问题，因为高功能设备更受金属堆叠的约束，不管怎么都无法运用密度。在走漏方面也有一些退让，有必要做出这些退让才干完成更高的功能。大多数半导体公司不会运用此节点，因为他们更喜爱较低的功耗/走漏，但 N4X 是一些最高功能运用的有力竞争者。

　　现在，咱们将评论 N5 系列节点的要害距离，并专门具体介绍 TSMC 的 N4 节点的距离。N5 的高密度 (HD) 库的鳍距离为 28nm，具有 8 条分散线nm。触摸栅极距离 (CGP) 为 51nm。N5 的高功能 (HP) 库具有相同的距离，但为 280nm 的单元高度添加了 2 条分散线。高功能库还将 CGP 稍微放宽至 57nm，然后完成更高的功能。正如台积电所说，N4 经过光学缩小供给了 6% 的面积削减。为完成这一方针，HD 和 HP 库的单元高度别离缩小到 206 纳米和 274 纳米。此外，CGP现已缩小到49nm和55nm。

　　N5 为其最低金属层供给 28nm 的距离，这是出产中最小的。这也是节点的最小金属距离。它还供给 35nm 的金属 2 距离，这是出产中最小的距离。

　　正如咱们所说到的，N5 在每个 6T HD 和 HP 位单元类别中都具有出产中最密布的位单元。凭借 30% 的辅佐电路开支，HD SRAM 密度到达 31.8 Mib/mm²，HP SRAM 密度到达 26.7 Mib/mm2。虽然 N4 并未带来 SRAM 位单元尺寸的进一步缩小，但台积电仍处于抢先位置。

　　现在，进入首要吸引力，逻辑密度。虽然这或许是最有目共睹的数字，但它并不能独自描绘一个节点。有必要考虑一切其他特性，从其 SRAM 位单元到功率和功能。这些方针是运用 Bohr 公式核算的，该公式将 60% 的权重分配给小而稀少的 NAND2 单元，将 40% 的权重分配给大但密布的 Scan Flip-Flop 单元。台积电在这一方针上处于抢先位置，但在其他要素上略逊一筹。

　　虽然其HD库的密度是出产中最高的，但其HP库的密度落后于Intel 4的HP。需求清晰的是，依据英特尔的说法，Intel 4 现已“准备好制作”，但真实的大批量出产还需求几个季度。但是，密度是运用 TSMC 的 N5 系列节点的最诱人的原因之一。

　　台积电的 N5 系列是一组超卓的节点，单靠这些方针并不能阐明问题。它在功率、功能、面积、易用性、IP 生态系统和本钱方面的组合是无与伦比的。

　　N3 系列节点包含 N3B、N3E、N3P、N3X 和 N3S。其间许多是针对特定意图优化的小节点，但有所不同。N3B，即初代的 N3，与 N3E 无关。与其将其视为 nodelet，不如将其视为一个彻底不同的节点。

　　在 IEDM 2022 上，台积电泄漏了 N3B 的一些方面。N3B 具有 45nm 的 CGP，与 N5 比较缩小了 0.88 倍。台积电还施行了自对准触摸，然后能够更大程度地扩展 CGP。台积电还展现了 0.0199 μm2 的 6 晶体管高密度 SRAM 位单元。这仅缩小了 5%，这关于 SRAM 未来的扩展来说是个坏征兆。

　　近年来，芯片规划人员严峻依靠 SRAM 来进步功能。SRAM 缩放的消亡带走了进步功能的一个重要杠杆，并将添加架构在进步功率和功能特征方面的重要性。

　　与N5比较，台积电开端表明，N3在平等功率下功能进步约12%，平等功能下功耗下降27%。这将具有 1.2× SRAM 密度和 1.1× 模仿密度。

　　IEDM 上揭露的高密度位单元仅将 SRAM 密度进步了约 5%，与开端宣称的 20% 相去甚远。

　　虽然逻辑密度的添加无疑是有期望的，但低 SRAM 密度增益意味着 SRAM-heavy 规划或许会阅历明显的本钱添加。N3B 的良率和金属堆叠功能也很差。依据这些原因，N3B 不会成为台积电的首要节点。

　　因为 N3B 未能到达 TSMC 的功能、功率和产值方针，因而开发了 N3E。其意图是修正N3B的缺点。榜首个严重改动是金属距离略有放松。台积电没有在 M0、M1 和 M2 金属层上运用多重图画化 EUV，而是畏缩并切换到单一图画化。

　　此外，上一代需求 EUV 双图画化的三个要害层被单 EUV 图画化所替代，这下降了工艺杂乱性、固有本钱和周期时刻。

　　这是在坚持功率和功能数据相似的一起完成的。逻辑密度也略有下降。此外，运用规范单片芯片（50% 逻辑 + 30% SRAM + 20% 模仿），密度仅添加 1.3 倍。

　　在 IEDM 期间，台积电泄漏 N3E 的位单元尺寸为 0.021 μm2，与 N5 彻底相同。这对SRAM来说是毁灭性的冲击。因为良率，台积电抛弃了 SRAM 单元尺寸而不是 N3B。

　　台积电表明，256Mb HC/HD SRAM 宏和相似产品的逻辑测验芯片一直表现出比咱们上一代更健康的缺点密度。

　　N3E 比 N3B 做得好得多，下一年年中将量产。关于那些坚持盯梢的人来说，N5 推呈现已 3 年多了。这是 AMD、Nvidia、Broadcom、Qualcomm、MediaTek、Marvell和许多其他公司终究将运用 N3E 作为其抢先优势的节点。

　　与台积电为其 N7 和 N5 系列节点推出的从前 nodelet 不同，N3E 与 N3B IP 不兼容。这意味着有必要从头完成 IP 块。因而，许多公司，例如 GUC，挑选只在更耐久的 N3E 节点上完成他们的 IP。

　　N3P 将是 N3E 的后续节点。它与 N5P 十分相似，经过优化供给较小的功能和功率增益，一起坚持 IP 兼容性。N3X 与 N4X 相似，并针对十分高的功能进行了优化。到现在为止，功率、功能方针和时刻表没有发布。

　　N3S 是终究揭露的变体，据说是密度优化的节点。现在知道的不多，但有一些流言。Angstronomics 以为这或许是一个单鳍库，能够让台积电进一步缩小单元高度。因为金属堆叠的约束要素，这或许会受到约束，但规划会尽或许运用它。N3S 乃至或许施行反面供电网络来缓解许多金属堆叠问题，虽然这没有得到证明。

　　作为台积电的最终一个 FinFET 节点，N3E 及其后续节点有时机获得与台积电最成功的节点之一 N28 相似的位置。鉴于其动乱的前史，这将是一项艰巨的使命，但台积电现已屡次证明了自己的才能，尤其是在其生态系统方面。